在5月25日舉行的2026國際電路與系統(tǒng)研討會上，華為公司董事、半導(dǎo)體業(yè)務(wù)部總裁何庭波在主旨演講中首次提出半導(dǎo)體全新演進(jìn)路徑——“韜（τ）定律”。
據(jù)了解，基于該定律，華為6年來已成功設(shè)計并量產(chǎn)381款芯片。預(yù)計到2031年，基于該定律的高端芯片晶體管密度指標(biāo)，將達(dá)到1.4納米芯片制程（衡量芯片晶體管精密度的指標(biāo)）的同等水平。
何為韜定律？這一定律對于半導(dǎo)體產(chǎn)業(yè)意味著什么？科技日報記者就此采訪了有關(guān)專家。
第一問：韜定律的突破點在哪？
半個多世紀(jì)以來，全球半導(dǎo)體產(chǎn)業(yè)始終遵循摩爾定律這一核心規(guī)律。
1965年，英特爾聯(lián)合創(chuàng)始人戈登·摩爾提出，芯片上的晶體管數(shù)量大約每兩年翻一倍。其本質(zhì)在于通過不斷縮小晶體管尺寸，在同樣面積內(nèi)集成更多晶體管，從而推動性能提升與成本下降。
過去幾十年間，芯片制程從90納米、28納米一路演進(jìn)到3納米甚至2納米，半導(dǎo)體產(chǎn)業(yè)基本沿著“幾何縮微”的路徑持續(xù)發(fā)展。但隨著先進(jìn)制程不斷逼近物理極限，這一路徑正面臨多重挑戰(zhàn)：一方面，晶體管尺寸逼近物理極限；另一方面，先進(jìn)制程的成本、功耗與工藝復(fù)雜度快速上升，性能提升的邊際收益逐漸放緩，摩爾定律出現(xiàn)“見頂”之憂。
為此，韜定律將關(guān)注重點從“尺寸”轉(zhuǎn)向“時間”。
在物理學(xué)和電子學(xué)中，時間常數(shù)τ通常用于描述電路中的時間延遲與電阻、電容特性。圍繞降低時延、優(yōu)化數(shù)據(jù)流、提升互連效率等方向，相關(guān)研究已積累多年。
何庭波認(rèn)為，未來芯片性能的提升，將不再僅依賴于更先進(jìn)的制程，還可以通過降低系統(tǒng)中的時間成本——包括信號傳播、內(nèi)存訪問、互連與同步延遲等，實現(xiàn)性能、能效與晶體管密度的持續(xù)提升。
因此，從本質(zhì)上看，韜定律以τ這一跨層級性能指標(biāo)為核心，通過在器件、電路、芯片、系統(tǒng)全棧持續(xù)壓縮統(tǒng)一的“時間成本”，實現(xiàn)整體性能躍遷。
“該定律核心突破，是重構(gòu)了半導(dǎo)體行業(yè)沿用50余年的摩爾定律演進(jìn)范式?！鄙虾＝煌ù髮W(xué)集成電路學(xué)院教授周健軍告訴記者，“技術(shù)發(fā)展不再局限于縮小器件幾何尺寸以提升晶體管密度，轉(zhuǎn)而以時間常數(shù)τ為核心物理錨點，開展全維度協(xié)同優(yōu)化。”
第二問：韜定律對半導(dǎo)體產(chǎn)業(yè)有何影響？
圍繞韜定律，華為提出“τ縮微”（時間縮微）概念，即在器件、電路、芯片和系統(tǒng)各層級，均定義一個特征時間常數(shù)，并以其縮減作為統(tǒng)一優(yōu)化目標(biāo)。
同時，“邏輯折疊”作為一種設(shè)計方法論被提出。該方法通過將數(shù)字、模擬與存儲電路在垂直方向進(jìn)行有源層堆疊，在三維空間內(nèi)重構(gòu)電路布局，以縮短關(guān)鍵路徑、降低互連延遲，并在性能、功耗與面積之間實現(xiàn)協(xié)同優(yōu)化。
何庭波在發(fā)表于中國科學(xué)院科技論文預(yù)發(fā)布平臺的論文中指出：“τ縮微以時間本身而非晶體管面積作為衡量進(jìn)步的首要指標(biāo)”。論文提出，未來10年，電子系統(tǒng)的演進(jìn)應(yīng)由時間縮微來引導(dǎo)，而非幾何縮微。
而基于這一框架，半導(dǎo)體產(chǎn)業(yè)的演進(jìn)將從晶體管工藝轉(zhuǎn)向器件、架構(gòu)、軟件、系統(tǒng)全棧協(xié)同，從“芯片能做多小”轉(zhuǎn)向“計算能有多快、系統(tǒng)響應(yīng)能有多及時”。
第三問：韜定律將如何在工程實踐中逐步落地？
何庭波介紹，韜定律已構(gòu)建貫穿器件、電路、芯片到系統(tǒng)層面的多層級協(xié)同優(yōu)化體系。例如，在電路層面，通過邏輯折疊技術(shù)突破傳統(tǒng)平面布局的物理邊界，縮短關(guān)鍵路徑的走線長度并有效降低信號傳播的電阻和電容負(fù)載，實現(xiàn)晶體管密度和電路性能的大幅提升；在芯片層面，通過全棧軟硬芯協(xié)同設(shè)計，基于實際工作負(fù)載實現(xiàn)指令流和數(shù)據(jù)流的細(xì)粒度控制，提高系統(tǒng)級效率，降低端到端執(zhí)行時間。
“將于秋季面世的‘麒麟芯片2026’是邏輯折疊技術(shù)的首次成功實施，它基于全新的自由邏輯設(shè)計理念，由單層擴(kuò)展至雙層，并實現(xiàn)晶體管密度等指標(biāo)的大幅提升?！焙瓮ゲㄍ嘎?，諸如此類的大量創(chuàng)新，會逐步落地到2027年及之后的量產(chǎn)芯片中。
展望未來，她預(yù)計，到2031年，基于韜定律的高端芯片晶體管密度將達(dá)到1.4納米制程的同等水平。
在周健軍看來，韜定律開辟出半導(dǎo)體產(chǎn)業(yè)全新演進(jìn)路徑，既重塑行業(yè)基礎(chǔ)發(fā)展準(zhǔn)則，也有效延續(xù)摩爾定律技術(shù)紅利。
“這一理論對全球半導(dǎo)體技術(shù)迭代具備引領(lǐng)價值，同時為國內(nèi)產(chǎn)業(yè)鏈提供全新發(fā)展指引：芯片制造不必過度依賴尖端光刻設(shè)備，先進(jìn)封裝的戰(zhàn)略地位持續(xù)抬升；依托電路創(chuàng)新、架構(gòu)革新與系統(tǒng)級優(yōu)化，也可彌補(bǔ)工藝制程上的差距，打造高性能的芯片產(chǎn)品?！敝芙≤娬f。
不過，作為一種新提出的方法論，其在不同場景的適用性，以及與設(shè)計工具、產(chǎn)業(yè)生態(tài)的適配等，還需未來持續(xù)驗證和優(yōu)化。（崔 爽）
（責(zé)任編輯：蔡文斌）
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